Ventmark Technology Solutions社：TSVを用いない新3次元積層構造開発

2010.10 海外技術動向
http://www.electroiq.com/index/display/packaging-article-display/5625661505/articles/advanced-packaging/packaging0/integration/die-stacking/2010/10/vertical-die-stacking-goes-3d-without-tsv.html
　Ventmark Technology Solutions社のAndrew Smithは小型化のための新たな3次元チップ積層技術を発表した。特徴は現行の貫通配線技術（TSV）を使わずに、積層配線する技術である。
　パッケージング技術に関し、これまでSMT、COB、パッケージonパッケージ（POP）、TSV等様々な技術開発がなされ、小型化が進められてきた。今話題のTSVは高度集積化を実現できる技術であるが、必ずしも大きな実用化には至っていない。唯一CMOSイメージセンサでボリュームゾーンの成功例があるが、低コスト化、熱歪、検査方法等に課題があり、これらを克服していく必要がある。一方、中間配線板を介して上下にチップを実装する構造やPOP技術は、汎用的な材料、プロセスを用いるため小型、低コスト化が期待できる方法として開発が進んでいる。
　新たに開発したパッケージング技術は、Vertical Interconnect Structure(VI)と呼ぶパーツを用いる。これはチップが実装された二つの配線板を縦に積層化する時、スペーサと二つのチップ間の配線を兼ねる役目をする。（図参照）この構造はワイヤボンドを削減し、システムinパッケージを小型、低コストで実現できる技術である。VIはセラミック製でピン配置や配線は任意に設計可能である。またVIをAlNのような熱伝導率の高い材料にすることによって放熱性能も高められる。これらの特徴（小型、低コスト、高熱放散性、堅牢性）を生かしたVIパッケージの用途は、車載、人体埋め込みデバイス、携帯機器、ワイヤレスセンサ、エナジハーベスター、加熱を伴う機器等が考えられる。VIパッケージの最終形状はSMT用標準サイズになり、既存の回路基板に実装可能である。以上のようにVIはTSVを用いない低コスト３次元チップ実装として今後様々な用途に活用されていくであろう。